公開：2026年10月21日, 最終更新：2026年10月21日
GoogleのBilly Rutledge氏（Google Research、Engineering Director）は2026年10月20日、オープン標準エッジAIプラットフォーム「Coral NPU」について、32ビットアーキテクチャの完成・IREE/MLIRコンパイラv1.0のリリース・Synapticsとの新商用シリコン展開という3つのマイルストーン達成をGoogle Developers Blogで発表した。
30秒サマリー
- Coral NPUの32ビットアーキテクチャが完成。Matrix Execution Unit（Milestone 4）が追加され、最大1 TOPSで平均消費電力10mWを目標とする。
- オープンソースのIREE/MLIRコンパイラv1.0が同時公開。JAX・PyTorch・TensorFlowのモデルをCoral NPUハードウェアターゲットへ直接変換できる。
- Synapticsが400 GOPSのAstra SR200シリーズ（MCU）と開発ボード「Coralboard SR」を発表。Coralboard SLはDigiKey経由で世界一般提供開始（GA）。
Coral NPU 32ビット完成とエコシステム展開の概要
Google Researchは2026年10月20日付のブログ記事で、Coral NPUに関する3つのマイルストーン達成を報告した。同プロジェクトは「エッジのフラグメンテーション問題」——数百の独自チップアーキテクチャと非互換なツールチェーンが乱立する現状——を、オープンなハードウェア・ソフトウェア標準で解決する狙いで昨年開始されたと原文は説明している。
アーキテクチャ面では、過去1年でMilestone 1〜3（RISC-Vスカラフロントエンド・RVV v1.0ベクタコプロセッサ・浮動小数点対応メモリサブシステム）を順次公開し、今月のMatrix Execution Unit（MEU、Milestone 4）の追加で32ビット設計が完成した。MEUはRISC-V VME仕様（Zvtファミリー）に準拠したアウタープロダクトMACエンジンを採用し、1サイクルで256 MACの演算が可能。最大1 TOPSの性能を10mW平均電力の範囲内で提供するよう設計されている。完全な32ビットRTLはGitHub上で本日公開された。
ソフトウェア面では、JAX・PyTorch・TensorFlowの各フレームワークのモデルをStableHLOおよびTOSA経由でCoral NPUのスカラ・ベクタ・行列命令へ変換するIREE/MLIRコンパイラv1.0をリリース。MPACTシミュレータとリファレンスFPGA設計により、チップ製造前の段階でベンチマークとシリコン構成チューニングが可能になるとしている。
エコシステム面では、Synapticsが同日（Synaptics Tech Day）に商用シリコン3製品を発表した。第2世代Astra SR200シリーズ（400 GOPS、MCU向け）はウェアラブルと産業センサーノードを対象に今月テープアウト・発売。Coralboard SRは同シリーズを搭載した新開発キット。Coralboard SL（Astra SL2619プロセッサ搭載、1 TOPS）はGoogle I/O時の限定プレビューを経て、DigiKeyを通じて世界一般提供を開始した。なお、RTL実装・検証面ではVeriSilicon、製造プロセスではGlobalFoundriesの12LP+ FinFETを評価中とも原文は述べており、12LP+によりRTL反復のタイミングを70%高速化、標準セル面積を最大15%削減できたとしている。
Coral NPUの主な仕様・数値
- Matrix Execution Unit（MEU）スループット：最大1 TOPS
- MEU目標消費電力（推論平均）：10mW
- MEUのMAC演算速度：256 MACs per cycle（アウタープロダクトエンジン）
- Synaptics Astra SR200シリーズ性能：400 GOPS
- Coralboard SL（Astra SL2619）性能：1 TOPS
- GlobalFoundries 12LP+効果（タイミング）：70%高速化
- GlobalFoundries 12LP+効果（標準セル面積）：最大15%削減
- 対応フレームワーク（コンパイラ）：JAX、PyTorch、TensorFlow
出典: Google Developers Blog – AI（公式ブログ）
なぜ重要か（編集部の分析）
編集部の分析：エッジAI開発の最大の障壁はチップごとの再実装コストだった。Coral NPUが「1度最適化すれば複数ベンダーのSoCに展開できる」オープン標準を実用化段階に引き上げたことで、MLチームの工数を大幅に削減できる可能性がある。特に、消費電力が10mW前後のウェアラブルから1 TOPSクラスのロボティクスまで同一ツールチェーンで対応できる点は、製品ラインナップの幅広いメーカーにとって開発工数と検証コストの圧縮に直結する。
日本企業への示唆（編集部の分析）
編集部の分析：製造・物流・ヘルスケア領域でスマートセンサーや自律ロボットの導入を検討する日本企業にとって、Coral NPUのオープン標準採用は現実的な選択肢として浮上する。従来は特定チップベンダーとの深い依存関係が生まれやすかったが、RISC-VベースのオープンRTLとIREE/MLIRコンパイラにより、ベンダーロックインを抑えながら複数サプライヤーからシリコンを調達できる設計が可能になる。まず無償公開されたGitHubのRTLとCoralboard SLの開発キットを使ってPoC（概念実証）を始めるのが現実的な第一歩といえる。
背景・経緯
Googleは昨年（原文「Last year」）、エッジのフラグメンテーション問題を解決する目的でCoral NPUプロジェクトを開始。ML優先のRISC-Vアーキテクチャとオープンソースツールチェーンを組み合わせ、過去1年でMilestone 1〜3を段階的にリリースしてきた。今回の発表はその第4フェーズにあたり、商用パートナーのSynapticsとGrinnとの協業により開発者キットから量産シリコンまでの一貫したパスを提供する体制が整ったと説明されている。
Coral NPUについてよくある質問
Q. Coral NPUのオープン標準を使うと、開発者はどのようなメリットを得られるか？
A. 原文によれば、モデルを1度最適化すれば異なるSoCベンダー・デバイス・電力設計に展開できるため、チップごとのカーネル書き直しや再量子化、ベンダー固有コンパイラのデバッグといった「フラグメンテーションコスト」を削減できるとしている。
Q. Coral NPU向けのコンパイラはどのフレームワークのモデルに対応しているか？
A. 原文では、IREE/MLIRコンパイラv1.0がJAX・PyTorch・TensorFlowのモデルをStableHLOおよびTOSAを経由してCoral NPUのハードウェアターゲットへ変換できると説明されている。
Q. Coral NPUを搭載した商用開発キット「Coralboard SL」はどこで入手できるか？
A. 原文によれば、Coralboard SLはDigiKeyを通じて世界一般販売（GA）が開始されており、SDKとドキュメントはSynaptics Coralboard Developerページで提供されている。
